常用的ESD保護(hù)器件主要有Diode、Resistor、P/NMOS、BJT、SCR等，因其具有雪崩擊穿、雪崩與注入等特性，能夠瞬間進(jìn)入低阻態(tài)，故具有良好的電流泄放能力，可以作為ESD防護(hù)器件。

這類器件在電應(yīng)力下的I-V特性示意圖見圖1。

圖1 常用ESD器件的I-V曲線示意圖

1. Diode

在ESD設(shè)計(jì)中，Diode是一種常見的器件。

圖2為Diode的一種典型應(yīng)用情況，在VDD相對于VSS發(fā)生Positive ESD Pulse時(shí)，Diode發(fā)生雪崩擊穿并釋放ESD電流，從而保護(hù)內(nèi)部電路不受ESD影響。

但由于二極管完全通過雪崩擊穿釋放ESD電流，在大電流下器件的功耗很大，因此這種模式下二極管的抗ESD能力往往很低，器件的微分電阻也較大；

而在VDD相對于VSS發(fā)生Negative ESD Pulse時(shí)，該Diode為正偏并釋放ESD電流，由于二極管的正向?qū)妷汉苄。四Ｊ较缕骷墓暮苄。虼似淇笶SD能力非常強(qiáng)。

圖2 Diode保護(hù)電路圖

由于Diode在正偏和反偏兩種狀態(tài)下的ESD能力差別非常大，因此目前在使用二極管作ESD保護(hù)器件時(shí)往往會(huì)采用非常大的器件面積提升二極管反偏狀態(tài)下的ESD能力，如此一來，缺點(diǎn)是非常明顯的，它增大了ESD器件的面積占用，更為嚴(yán)重的是，對于高頻引腳而言，此方式會(huì)帶來較大的寄生電容，使引腳的頻率特性變差。

2. MOS & BJT

圖3 MOS器件作為ESD防護(hù)器件電路圖   圖4 GG-NMOS結(jié)構(gòu)及等效線路圖

MOS與BJT用于ESD放電保護(hù)原理基本上是一樣的，均是通過寄生的BJT來釋放ESD電流。因CMOS使用最為廣泛的工藝之一，所以MOS器件成使用最為普遍的ESD保護(hù)器件。

采用MOS器件作為芯片的ESD防護(hù)架構(gòu)示例如圖3所示。

為防止ESD器件在芯片正常工作時(shí)導(dǎo)通，MOS的柵極總是采用關(guān)斷的連接方式，即柵接地的NMOS（Gate-Grounded NMOS，GG-NMOS）和柵接電源的PMOS（Gate-VDD PMOS，GD-PMOS）。

GG-NMOS的等效電路如圖4所示，其ESD應(yīng)力下的I-V曲線示意圖如圖1所示。

當(dāng)漏端相對于源端發(fā)生Positive ESD Pulse時(shí)，漏端N+/Pwell結(jié)雪崩擊穿，擊穿產(chǎn)生的空穴電流將通過Pwell流至P+，并在Pwell的等效電阻Rpw上產(chǎn)生壓降，當(dāng)該壓降大于寄生NPN器件的BE結(jié)正向?qū)妷簳r(shí)，寄生的NPN器件即可導(dǎo)通，此時(shí)的電壓即為器件的觸發(fā)電壓Vt1，在此之后，由于寄生NPN器件的導(dǎo)通及其放大作用，使器件漏端電壓不需要很高的電壓即可維持大的電流，因此I-V曲線會(huì)出現(xiàn)折回（snapback）現(xiàn)象和負(fù)微分電阻現(xiàn)象，即在某段電流范圍內(nèi)，器件兩端電壓隨著電流的增大反而減小。

當(dāng)電流增大到某一值時(shí)，由于器件兩端的電壓不可能無限下降，以及器件內(nèi)部的寄生電阻作用，負(fù)阻現(xiàn)象轉(zhuǎn)變?yōu)檎瑁@一轉(zhuǎn)變過程中器件兩端的最低電壓即為器件的維持電壓Vh，它表征器件能將ESD Pulse鉗位的最低電壓。

在電流非常大時(shí)，器件內(nèi)部產(chǎn)生的熱量將使器件內(nèi)部由熱產(chǎn)生的載流子數(shù)遠(yuǎn)大于雪崩擊穿和注入的載流子數(shù)，并且溫度越高，熱產(chǎn)生的載流子數(shù)量越大，進(jìn)而形成正反饋，因此曲線會(huì)再次出現(xiàn)折回，該點(diǎn)的電壓和電流分別為器件的二次擊穿（熱擊穿）電壓Vt2和二次擊穿電流lt2，它們分別表征器件發(fā)生損毀時(shí)的電壓和器件最大耐受電流。

最終，器件將由于溫度過高而導(dǎo)致永久性損壞。而在漏端相對于源端發(fā)生Negative ESD Pulse時(shí)，電流可通過正偏的源端P+/Pwell/漏端N+二極管釋放。

與NMOS相比，PMOS通過體內(nèi)寄生的PNP型BJT器件進(jìn)行電流泄放，其電流放大系數(shù)遠(yuǎn)低于NMOS中寄生的NPN型器件。

因此，如圖所示，PMOS器件可能沒有折回現(xiàn)象，考慮到器件的防護(hù)效率，PMOS的使用遠(yuǎn)沒有NMOS普及，一般只作為電源VDD與I/O引腳之間的防護(hù)。

3. Resistor

圖5 保護(hù)方案中的限流電阻   圖6 GG-NMOS結(jié)構(gòu)中的柵極電阻

Resistor不單獨(dú)用于芯片的ESD保護(hù)，它往往用于輔助的ESD保護(hù)，如芯片Input第一級保護(hù)和第二級保護(hù)之間的限流電阻。

如圖5，當(dāng)ESD電流過大，第一級ESD器件難以將電壓鉗位至安全區(qū)域時(shí)，第二級ESD器件的導(dǎo)通將使其與電阻分壓，從而進(jìn)一步降低進(jìn)入內(nèi)部電路的電壓。

又如用于GG-NMOS的柵電阻，如圖6所示，NMOS的柵極通過一電阻接地，而非直接接地。

如此一來，在NMOS漏端發(fā)生正向的ESD脈沖時(shí)，由于NMOS的漏一柵電容，會(huì)使得器件的柵極耦合出一正的電勢，該電勢會(huì)促使NMOS的溝道開啟，從而起到降低NMOS在ESD應(yīng)力下觸發(fā)電壓的目的。

4. SCR

圖7 SCR結(jié)構(gòu)及等效線路圖

SCR器件是除正向Diode外抗ESD能力最強(qiáng)的器件。

它的結(jié)構(gòu)如圖7所示，當(dāng)陽極出現(xiàn)Positive ESD Pulse時(shí)，Nwell/Pwell結(jié)發(fā)生雪崩擊穿，擊穿產(chǎn)生的電子電流和空穴電流分別流過電阻RNw和Rpw，使PNP器件和NPN器件開啟，陽極的P+注入大量空穴，陰極的N+注入大量電子，注入的空穴成為NPN器件的基極電流，注入的電子成為PNP器件的基極電流，正反饋過程得以形成，使Nwell和Pwell均出現(xiàn)強(qiáng)烈的電導(dǎo)調(diào)制效應(yīng)，繼而降低器件兩端的壓降。

因此，SCR器件的維持電壓往往很低，并由此導(dǎo)致其抗ESD能力非常強(qiáng)，微分電阻也非常小。在陽極出現(xiàn)Negative ESD Pulse時(shí)，電流可通過正偏的陰極P+/陽極N+釋放。

由于這種SCR的觸發(fā)要靠Nwell和Pwell結(jié)的擊穿來實(shí)現(xiàn)，在CMOS工藝中，其擊穿電壓大約有幾十伏，遠(yuǎn)高于一般器件的柵氧擊穿電壓，達(dá)不到ESD防護(hù)的效果。因此對于低壓CMOS芯片而言，SCR的觸發(fā)電壓需要通過一些方法降低，以滿足芯片的保護(hù)要求。

SCR的高It2使得器件可以以很小的寬度達(dá)到芯片的抗ESD要求，因此使用SCR器件可以有效的降低由ESD器件帶來的寄生電容，這一點(diǎn)對于RF芯片的ESD設(shè)計(jì)非常有利。

5. 各種器件的ESD性能比較

基于普及度較高的CMOS/BCD工藝，無論是低壓或者高壓應(yīng)用來說，單位面積的ESD防護(hù)能力大致如下：SCR＞MOS＞Diode（反向擊穿）
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