開漏Open-drain與推挽push-pull介紹
開漏（Open-Drain）與推挽（Push-Pull）輸出是兩種關(guān)鍵的輸出方式，它們各自具有獨特的原理、應(yīng)用場景以及優(yōu)缺點，以下將對這兩種輸出技術(shù)進行詳細且專業(yè)的闡述。
開漏（Open-Drain）與推挽（Push-Pull）輸出是兩種關(guān)鍵的輸出方式，它們各自具有獨特的原理、應(yīng)用場景以及優(yōu)缺點，以下將對這兩種輸出技術(shù)進行詳細且專業(yè)的闡述。
一、開漏輸出
（一）工作原理
開漏電路以內(nèi)置的N溝道MOSFET的漏極作為輸出端，該MOSFET連接在內(nèi)部輸出與地之間。當柵極輸入低電平（0）時，NMOS的漏極與源極導通，此時輸出端呈現(xiàn)低電平（0）；而當柵極輸入高電平（1）時，NMOS處于不導通狀態(tài)，輸出端呈現(xiàn)高阻態(tài)，表現(xiàn)為高電平（1），但這一高電平狀態(tài)需要外部上拉電路來維持，且其上升沿相對較為緩慢。
開漏輸出的輸出電壓由外接的Vcc決定，Vcc既可高于輸入高電平電壓（實現(xiàn)向上電平轉(zhuǎn)換），也可低于輸入高電平電壓（實現(xiàn)向下電平轉(zhuǎn)換）。與推挽輸出相比，開漏輸出結(jié)構(gòu)更為簡單，僅包含底部的N溝道MOSFET，缺少頂部的P溝道MOSFET，因此無法自主輸出高電平，必須借助外部上拉電阻來實現(xiàn)高電平輸出。
開漏輸出僅具備漏電流（sinkcurrent）能力，若需實現(xiàn)集電流（sourcecurrent），則必須外接上拉電阻。這一特性使得開漏輸出在特定應(yīng)用場景中具有獨特優(yōu)勢，但同時也對其使用提出了一定要求。
（二）優(yōu)點
在不同電壓節(jié)點間的電平轉(zhuǎn)換方面表現(xiàn)出色，能夠靈活地實現(xiàn)向上電平轉(zhuǎn)換（Up-translate）和向下電平轉(zhuǎn)換（Down-translate），為多種電壓標準的電路系統(tǒng)之間的信號傳輸提供了有效的解決方案。
支持“線與”（Wired-AND）邏輯功能，允許多個開漏輸出的Pin腳連接到同一條信號線上。只要其中一個輸出為低電平，整個線上的邏輯狀態(tài)即為低電平，這一特性在I2C、SMBus等總線系統(tǒng)中被廣泛應(yīng)用，用于判斷總線的占用狀態(tài)以及實現(xiàn)多設(shè)備間的通信協(xié)調(diào)。
可有效利用外部電路的驅(qū)動能力，從而減輕IC內(nèi)部的驅(qū)動負擔。當IC內(nèi)部的MOSFET導通時，驅(qū)動電流從外部的VCC經(jīng)過上拉電阻、MOSFET流向GND，IC內(nèi)部僅需提供較小的柵極驅(qū)動電流，這有助于降低IC的功耗并提高其驅(qū)動能力。
通過改變外接上拉電源的電壓，可靈活調(diào)整傳輸電平。例如，IC的邏輯電平由其自身的電源Vcc1決定，而輸出高電平則可由另一電源Vcc2決定，從而實現(xiàn)低電平邏輯控制輸出高電平邏輯的功能，為電路設(shè)計提供了更大的靈活性。
（三）缺點
若開漏Pin未連接外部上拉電阻，則只能輸出低電平，無法實現(xiàn)高電平輸出，這限制了其在某些需要獨立高電平輸出場景中的應(yīng)用，必須外加上拉電阻才能完整地實現(xiàn)高低電平輸出功能。
連接上拉電阻的線路在電壓提升過程中，其最快上升速度受到電阻R與寄生電容（包括Pin腳電容和板級電容）的限制，遵循R×C時間常數(shù)規(guī)律。這意味著信號的上升時間與上拉電阻的阻值密切相關(guān)，阻值越大，上升時間越長，信號傳輸速度越慢。
當輸出電平為低時，N溝道MOSFET導通，導致Vcc與GND之間形成一個持續(xù)的電流回路，電流流經(jīng)上拉電阻和MOSFET，從而影響整個系統(tǒng)的功耗。為了減小這一電流，可采用較大阻值的上拉電阻，但這又會使輸出信號的上升時間變慢。因此，在選擇上拉電阻阻值時需要在功耗與信號傳輸速度之間進行權(quán)衡，較大的阻值可降低功耗但會降低信號速度，反之則會增加功耗但提高信號速度。同時，上拉電阻的阻值也不能過小，因為在輸出低電平時，過小的阻值會使MOSFET需要承受更大的漏極電流，進而導致更高的功耗。
二、推挽輸出
（一）工作原理
推挽輸出電路在輸出腳內(nèi)部集成了互補的MOSFET對，即高側(cè)的P溝道MOSFET（PMOS）和低側(cè)的N溝道MOSFET（NMOS）。當柵極輸入低電平（0）時，高側(cè)PMOS處于高阻態(tài)，低側(cè)NMOS導通，此時輸出端呈現(xiàn)低電平（0）；而當柵極輸入高電平（1）時，高側(cè)PMOS導通，低側(cè)NMOS處于高阻態(tài)，輸出端呈現(xiàn)高電平（1）。這種通過交替導通高側(cè)和低側(cè)MOSFET來輸出高低電平的方式，使得推挽輸出既能漏電流（sinkcurrent）又能集電流（sourcecurrent），并且其輸出的高低電平由IC的電源電壓決定。
推挽輸出通常具有兩種穩(wěn)定狀態(tài)（高電平和低電平）以及一個可選的高阻抗（highimpedance）狀態(tài)，但一般情況下，在不需要高阻抗狀態(tài)時，無需額外的上拉電阻，這與開漏輸出有所不同。
（二）優(yōu)點
具備雙向電流傳輸能力，既能吸電流（將電流從負載引導至地），又能貫電流（將電流從電源引導至負載），這使其在驅(qū)動各種負載時具有更廣泛的應(yīng)用范圍和更強的驅(qū)動能力。
信號傳輸速度快是推挽輸出的顯著優(yōu)勢。由于其內(nèi)部采用兩個互補的晶體管分別負責高電平和低電平的輸出，并且在輸出過程中能夠快速地切換晶體管的導通與截止狀態(tài)，因此能夠以較快的速度驅(qū)動線路，實現(xiàn)信號的快速傳輸與切換。
與開漏輸出相比，推挽輸出的高低電平由IC自身的電源決定，這使得其在電路設(shè)計中具有更高的集成度和更直接的控制方式，但在進行邏輯操作等場景下相對開漏輸出的靈活性可能有所降低。
（三）缺點
在一條總線上，通常只能存在一個推挽輸出的器件，否則容易導致總線沖突和電路故障。這是因為推挽輸出器件在輸出高低電平時會主動驅(qū)動信號線，若多個推挽輸出器件同時連接在同一總線上且輸出不同的電平，將產(chǎn)生較大的電流沖擊，損壞器件或?qū)е滦盘杺鬏斿e誤。
推挽輸出往往需要消耗較多的電流，相對而言功耗較大。這是由于在輸出過程中，無論是高側(cè)還是低側(cè)MOSFET導通時都會有一定程度的電流流經(jīng)，尤其是在驅(qū)動較大負載或以較高頻率切換輸出狀態(tài)時，功耗問題會更加顯著，這對電池供電或?qū)拿舾械南到y(tǒng)來說是一個需要重點關(guān)注的因素。
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